基于FPGA的片上網絡模擬及分布式時序建模.pdf

1、隨著微處理器設計進入多核時代，單個芯片上可集成的處理器核數越來越多，這些核間的通信成為影響整個多核、眾核系統性能日益重要的因素。傳統的基于總線互連方式因帶寬和可擴展性問題很難滿足多核時代的通信要求，片上網絡(Network-on-Chip, NoC)因此被體系結構研究者提出而作為多核系統中互連通信的基礎架構。它將片上通信和處理核心分離，并行和分時復用節(jié)點互連之上的通信流，因此能較好地解決帶寬和可擴展性問題，成為目前體系結構研究的熱點。然

2、而，在對片上網絡的建模中，傳統的軟件模擬性能低下，較新的硬件解決方案又存在可擴展性差的問題，始終沒有一款令人滿意的模擬器。本文的研究將針對之前模擬器設計中遇到的問題，從基于FPGA的NoC建模方法入手，旨在設計一款快速、可擴展、精確到時鐘的NoC模擬器。
　　本文的研究內容和主要成果包括以下幾個方面:
　　(1)綜合分析了已經存在的基于FPGA的NoC時序建模方法，借鑒它們設計的優(yōu)點，并針對不足之處提出一種硬件友好的分布式時

3、序控制機制。該機制在模擬中采用隱式同步方法，以節(jié)點內計數器和節(jié)點間緩沖隊列取代集中式控制器，將時序同步和計數任務交給每個節(jié)點自行處理。它一方面能解決擴展性問題，另一方面更充分地利用了FPGA周期從而提高了模擬速度。
　　(2)基于分布式時序控制機制，在FPGA平臺上設計并實現了一種快速、可擴展、精確到時鐘的NoC硬件模擬系統。該系統在設計時注重參數化和虛擬化思想，方便用戶模擬多種目標NoC并在設計間做合理折衷。
　　(3)選

4、擇權威NoC模擬器作為對照，對基于分布式時序控制實現的NoC模擬系統進行正確性、可擴展性、性能等方面的量化評估。實驗結果表明，該系統能夠達到與業(yè)界權威軟件模擬器同級別的模擬精度，200倍的性能提升。相比最近的硬件解決方案，解決了擴展性問題，同時取得最高21％的模擬加速。
　　本文針對FPGA而提出的NoC分布式時序控制機制，是由對同步系統模擬而得到的啟發(fā)，因此具有一般通用性，可以為未來體系結構研究中基于FPGA的同步系統建模提供參