全差分1GHzCMOS鎖相環(huán)頻率綜合器設計.pdf_第1頁
已閱讀1頁，還剩82頁未讀， 繼續(xù)免費閱讀

下載本文檔

版權說明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權，請進行舉報或認領

文檔簡介

1、本文基于新加坡特許半導體0.35μmEE工藝庫，使用3.3V電源電壓，設計了一個產(chǎn)生1GHz射頻本振信號的CMOS鎖相環(huán)頻率綜合器。整體鎖相環(huán)電路采用寬環(huán)路帶寬(7MHz)來抑制壓控振蕩器的相位噪聲，同時采用全差分結構來抑制電源電壓噪聲，襯底串擾噪聲以及從電路內(nèi)部和外部耦合的共模噪聲。 整個頻率綜合器經(jīng)過了從系統(tǒng)級到電路級的完整前端設計。在系統(tǒng)級設計上，使用Matlab的Simulink工具優(yōu)化了環(huán)路帶寬的取值并進行了時域的行為

2、級仿真；在電路級設計上，設計了所有關鍵模塊，并使用Cadence SpectreRF對整體電路進行了仿真。 仿真表明，在ss，typical，ff工藝角下，該頻率綜合器輸出的本振信號頻率均能正常鎖定到1GHz，并且建立時間小于500ns，位于500kHz頻偏處的相位噪聲分別為-103dBc/Hz，-105dBc/Hz，-102dBc/Hz，在100MHz頻偏處的毛刺功率分別為-43.9dBc，-42.6 dBc，-47.2dBc

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯(lián)系上傳者。文件的所有權益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁內(nèi)容里面會有圖紙預覽，若沒有圖紙預覽就沒有圖紙。
  • 4. 未經(jīng)權益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 眾賞文庫僅提供信息存儲空間，僅對用戶上傳內(nèi)容的表現(xiàn)方式做保護處理，對用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對任何下載內(nèi)容負責。
  • 6. 下載文件中如有侵權或不適當內(nèi)容，請與我們聯(lián)系，我們立即糾正。
  • 7. 本站不保證下載資源的準確性、安全性和完整性, 同時也不承擔用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論