嵌入式高精度浮點協(xié)處理器設計.pdf

1、浮點運算是高精度的運算方式，主要應用在科學和多媒體計算中。浮點運算能力是關系到CPU的多媒體、3D圖形處理的一個重要指標。相對于定點運算來說，不具備浮點運算單元的主CPIJ所從事的浮點運算，都是在許可范圍內(nèi)盡可能逼近的近似值。隨著多媒體和互聯(lián)網(wǎng)的高速發(fā)展，更高性能的精確計算對嵌入式CPU的浮點運算能力提出更高的要求。雖然一些軟件庫被開發(fā)出來暫時解決浮點計算問題，但是軟件級別的模擬速度較慢，不能滿足一些嵌入式系統(tǒng)的實時性要求，因此需要設計

2、一種硬件結(jié)構(gòu)來滿足嵌入式領域的浮點運算需求。 本文給出一種兼容IEEE754標準的嵌入式高性能浮點協(xié)處理器--VFP的設計與實現(xiàn)方法。該協(xié)處理器通過主處理器提供的外部協(xié)處理器接口同主處理器連接，支持浮點標量和向量操作，能夠通過硬件高速執(zhí)行符合IEEE754標準單精度、雙精度的加、減、乘、除、乘加、平方根等運算，支持從浮點到整字的轉(zhuǎn)換，具有分立的64位高帶寬的load/store總線。 使用該協(xié)處理器的嵌入式協(xié)處理器可以得

3、到多方面的性能提高：VFP可以在浮點運算方面提高汽車的性能，包括在對精確性和可預測性要求較高的機械傳動和車體控制應用，汽車中的機械傳動、ABS系統(tǒng)、牽引控制、靈活性背負系統(tǒng)等關鍵應用；圖像應用如比例縮放、印刷中的字形產(chǎn)生、3D轉(zhuǎn)換、FFT、圖形過濾等；下一代消費產(chǎn)品如網(wǎng)絡應用產(chǎn)品、網(wǎng)關和機項盒可以直接受益于VFP，等等。 該協(xié)處理器使用自頂向下的基于系統(tǒng)級算法的快速成型設計流程。首先確定系統(tǒng)的設計目標和關鍵性能參數(shù)。然后在系統(tǒng)級

4、設計階段確定系統(tǒng)流水線劃分和各運算實現(xiàn)算法，并進行有效性評估及優(yōu)化。進一步在RTL級設計通過改變底層實現(xiàn)進行性能優(yōu)化。最終得到符合要求的設計。 本設計著眼于嵌入式的應用領域，力求做到性能和功耗、面積代價的權(quán)衡。該設計的技術特點如下： 數(shù)據(jù)通路上，使用改進的浮點乘累加數(shù)據(jù)通路和浮點單/雙精度乘法的舍入方法，提供完全真正意義上的符合IEEE754舍入標準的乘累加運算，縮短了流水線關鍵路徑，減少芯片面積代價。使用改進的恒定周期

5、的迭代算法實現(xiàn)了除法和開方的復用設計，減少了面積代價，降低了系統(tǒng)功耗。使用分立的Load/Store總線和主處理器交換數(shù)據(jù)，去除了影響系統(tǒng)數(shù)據(jù)吞吐率的性能瓶頸。流水線技術上，使用共發(fā)射的兩條獨立數(shù)據(jù)處理流水線。使用適合嵌入式設計的簡化的記分牌技術來解決系統(tǒng)的數(shù)據(jù)和資源沖突，實現(xiàn)不同流水線指令的亂序執(zhí)行。使用提交隊列保證指令的順序提交。使用緩沖隊列減少寄存器堆的端口，使用分立迭代單元的方法實現(xiàn)浮點向量迭代運算操作。使用預測技術實現(xiàn)適合嵌入

6、式的非精確浮點異常處理，給出完全符合IEEE754標準規(guī)定的異常處理結(jié)果。 本文的創(chuàng)新之處在于使用改進的浮點乘累加數(shù)據(jù)通路和浮點單/雙精度乘法的舍入方法，提供完全真正意義上的符合IEEE754.舍入標準的乘累加運算，縮短了流水線關鍵路徑，減少芯片面積代價。使用改進的恒定周期的迭代算法實現(xiàn)了除法和開方的復用設計，減少了面積代價，降低了系統(tǒng)功耗。使用緩沖隊列減少寄存器堆的端口。 設計采用TSMC.13工藝進行RTL綜合，系統(tǒng)